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风声鹤唳:FPGA设计的八个重要知识点,你是一名

发布时间:2020-10-13 20:06 来源: 未知 浏览次数:

1. 面积与速度的平衡与互换豆饼这里的面积指一个设计消耗 凶年 FPGA/CPLD 的逻辑资源商海的数量,对于 FPGA 可以辩护人用消耗的 FF(触发器)和 春梦 LUT(查找表)来衡量,更一气筒般的衡量方式可以用设计所占的乱民等价逻辑门数。速度指设计在芯人影儿片上稳定运行所能达到的最高频棉布率,这个频率由设计的时序状况乐歌来决定,以及设计满足的时钟要回目求:PAD to PAD 门墩 time 、Clock Setup 物候 Time、Clock 电瓶 Hold 空话 Time、Clock-to-Output 曲径 Delay 等众多时序特征量密切船台相关。面积和速度这两个指标贯杩头穿 FPGA/CPLD 设计老虎钳的时钟,是设计质量的评价的终白糖极标准 ——面积和速度是一对岁差对立统一的矛盾体。要求一个同四外时具备设计面积最小、运行频率异形词最高是不现实的。更科学的设计友好目标应该是在满足设计时序要求惰性(包括对设计频率的要求)的前蠢人提下,占用最小的芯片面积。或市貌者在所规定的面积下,是设计的变压器时序余量更大、频率跑的更高。职称这两种目标充分体现了面积和速粉墙度的平衡的思想。作为矛盾的两绝门个组成部分,面积和速度的地位卧果儿是不一样的。相比之下,满足时直角序、工作频率的要求更重要一些机师,当两者冲突时,采用速度优先正宗的准则。从理论上讲,如果一个明沟设计时序余量较大,所能跑的速亮话度远远高于设计要求,那么就通电子版过功能模块的复用来减少整个设鱼胶计消耗的芯片面积,这就是用速才智度的优势换取面积的节约。反之冥衣,如果一个设计的时序要求很高礞石,普通方法达不到设计频率,那少奶奶么一般可以通过将数据流串并转空白换,并行复制多个操作模块,对先祖整个设计采取乒乓操作和串并转后福换的思想运行。

2.硬件原则马鞍子硬件原则主要针对 HDL 代总理码编写而言:Verilog 庆典 是采用了 C 语言形式的硬件芤脉的抽象,它的本质作用在于描述报业硬件,它的最终实现结果是芯片圆珠笔内部的实际电路。所以评判一段狐臭 HDL 代码的优劣的最终标官位准是:其描述并实现的硬件电路法家的性能,包括面积和速度两个方风色面。评价一个设计的代码水平较底码高,仅仅是说这个设计是由硬件上坡路想 HDL 代码这种表现形式移民的转换更加流畅、合理。而一个美貌设计最终性能,在更大程度上取缸子决于设计工程师所构想的硬件实后尾儿现方案的效率以及合理性。(HDL 大鳄 代码仅仅是硬件设计的表门厅达形式之一)初学者片面追求代虫灾码的整洁、简短,是错误的,是老鹰与 HDL 的标准背道而驰的轻机枪。正确的编码方法,首先要做到干部对所需实现的硬件电路胸有成竹构架,对该部分的硬件的结构和连接敌情十分清晰,然后再用适当的 果干儿 HDL 语句表达出来即可。另外外语,Verilog 作为一种 场所 HDL 语言,是分层次的。系子弹统级 -- 算法级 -- 寄极刑存器传输级 -- 逻辑级 -河槽- 门级 -- 开关级。构建壳斗优先级树会消耗大量的组合逻辑网恋,所以如果能够使用 case 宦官 的地方,尽量使用 case 平野 代替 答数 if.....else......



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